youngman1987 发表于 2011-9-26 22:11:16

求助 ----谢谢！！！

http://cache.amobbs.com/bbs_upload782111/files_46/ourdev_679899Q1PXUW.png
(原文件名:image_thumb_10.png)

大家好，我刚刚接触Verilog 语言不久，这网上看到一个代码，其中有一部分不明白，还请大家指教，谢谢，如图：画圈处的语句，它是verilog语句吗？？ 什么意思？ 有相关的资料吗？谢谢您的帮助，不胜感激！！！

xuyeyue 发表于 2011-9-27 10:42:35

这是模块引用例化的基本
就如果VHDL的component，end componrnt一样
你应该还有个名叫light的verilog
括号里面
.x1 是light.v里面的信号
后面的括号代表外部的信号（也就是将x1和ain相连，x2和bin相连），你大概就这么理解吧

youngman1987 发表于 2011-9-27 12:01:05

回复【1楼】xuyeyue
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谢谢你的帮助

feichangzhizi 发表于 2011-9-27 23:04:49

不好意思，，帮不了你
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