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gaole 发表于 2011-9-24 14:45:14

经典三星 SDR SDRAM 读写 verilog 代码

已经记不得从哪里找来的了。感谢原创作者、感谢ourdev.cn！
点击此处下载 ourdev_679262YVDQLJ.zip(文件大小:2.13M) (原文件名:经典三星 SDR SDRAM 读写 verilog 代码.zip)

ylj1005 发表于 2011-9-30 12:02:04

mark!

qwerttt 发表于 2011-9-30 20:20:32

顶

xiaosi1102 发表于 2011-10-3 02:48:58

记号

fwt11 发表于 2011-12-2 23:01:47

ding

longc51 发表于 2012-9-6 17:03:44

非常感谢楼主!!!!!!!

sky5566 发表于 2012-9-6 17:17:41

可惜沒有 DDRII 的

moxiaoxiong 发表于 2012-9-6 18:52:13

mark   !!!

xiongxie007 发表于 2013-5-8 10:00:52

正要学，就来了。

atzxl2431 发表于 2013-5-11 14:18:41

SDRAM控制器，始终这么火。

suxilong 发表于 2013-5-29 21:47:08

请问你看过特权同学的SDRAM 代码吗？？？？
        //延时参数
`define        end_trp                        cnt_clk_r        == TRP_CLK
`define        end_trfc                cnt_clk_r        == TRFC_CLK
`define        end_tmrd                cnt_clk_r        == TMRD_CLK
`define        end_trcd                cnt_clk_r        == TRCD_CLK-1
`define end_tcl                        cnt_clk_r   == TCL_CLK-1
`define        end_tread                cnt_clk_r        == TREAD_CLK+2
`define        end_twrite                cnt_clk_r        == TWRITE_CLK-2
`define        end_tdal                cnt_clk_r        == TDAL_CLK       
`define        end_trwait                cnt_clk_r        == TRP_CLK

为什么
`define        end_trcd                cnt_clk_r        == TRCD_CLK-1
`define end_tcl                        cnt_clk_r   == TCL_CLK-1
`define        end_tread                cnt_clk_r        == TREAD_CLK+2
`define        end_twrite                cnt_clk_r        == TWRITE_CLK-2

那直接定义就好了，还要做一下运算？？、

浮云残雪 发表于 2013-5-30 20:43:46

mark,,,,,,,,,,,,,,,,,,,,,,

yuanyuxingqu 发表于 2013-8-5 10:34:47

学习个，多谢分享

jungleyang 发表于 2013-8-20 21:38:49

收藏了，TKS

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