时序仿真结果不一致
各位高手,我按照书上的代码写了一些小程序然后做时序仿真,但是每一个仿真结果似乎都跟书上的不太对,都出现了一定的时延,请问这个是怎么回事呢?是不是软件设置的问题呢? 看 Verilog HDL 那些事儿系列的笔记吧,如果你真的厌倦了参考书 你仿真的时候要注_册仿真输入的频率。例如,你一般设计的元件,带宽可能不会高。
而默认输入时钟的仿真时间间隔是10ns,即输入时钟频率会在100MHz,这时你需要考虑你的器件能否接收到100MHz的信号。
解决方法:不妨把时钟输入的频率调低。 注_册改为->注意 呵呵
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