lhz38488458 发表于 2011-9-20 16:38:59

时序仿真时出现的问题

各位大侠，我在VHDL里面写了两个组合逻辑的进程语句，一个process里面采用if-else语句进行输出赋值，另一个process里面用case-when进行输出赋值，两个进程里面判断的条件和赋值完全一致，输出结果分别送给两个输出变量，在时序仿真时发现用case-when的进程输出结果较if-else的有一个微小的时延，请问这是为什么呢？

jlqsczw_2007 发表于 2011-9-21 08:33:56

不要用软件的观点思考。
看看你综合后的电路，你就知道为什么会有小小的延时差异了

mailtoyj127629 发表于 2011-9-22 11:21:04

帮你顶一下！

qiuhun 发表于 2011-9-25 10:13:50

面对同样的问题啊，高手指教下

543680484 发表于 2011-9-27 21:33:26

可能是case引起的锁存器，产生了更多的时延吧。
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