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longwuyi 发表于 2011-9-16 14:28:23

阻塞赋值的问题

各位老大???
module Test(a,b,c,d);
        input a,c;
        output b,d;
        reg b,d;
always @(posedge a)
begin
        b=c;
end

always @(posedge a)
begin
        if (b) d=c;
end

endmodule
那"b=c",和"if(b) d=c"是在一个周期中完成, 还是在两个周期中完成???

zwm279 发表于 2011-9-21 09:50:10

你这个肯定是两个周期完成，因为全是在上升沿a为条件处理的

jm2011 发表于 2011-9-30 22:37:10

这个存在冒险吧，不推荐这样的写法。

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