xuzhengan123 发表于 2011-9-15 22:08:22

怎样产生1hz时钟？

华为面试官问的问题，系统时钟是50Mhz,如何产生1hz时钟？
我的做法是：弄3个14位的计数器cnt1,cnt2,cnt3,然后依次对50Mhz的clk进行两次1000分频，最后50分频得到1hz
面试官说这样做不好，我想了大半天也没想出其他的方法，请问大家如何实现？

leeseel 发表于 2011-9-15 22:43:07

不能50M分频么？

wshtyr 发表于 2011-9-15 22:48:27

不太了解fpga。不过觉得用一个26位的计数器50 000 000分频比3个14位的计数器要节省资源。

leeseel 发表于 2011-9-15 22:51:07

计数到25M再翻转就可以了

NJ8888 发表于 2011-9-15 22:54:52

先任意方式25M分频，最后用个DFF做出2分频，50%占空，那个DFF的时钟是50M的，这样输出的1Hz边沿与50M时钟边沿的延时是一个DFF的传输延时，可评估的，不像普通计数器两个时钟相位相差因级联过多离散。当然如果1Hz与50M没有时间相位关系，那随便设计

marco.ma 发表于 2011-9-15 22:56:22

如果是FPGA， 可以先用PLL降到最低， 再分频

yuphone 发表于 2011-9-16 00:06:39

回复【5楼】marco.ma
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对。

flyaudio 发表于 2011-9-16 09:29:51

回复【5楼】marco.ma
如果是fpga， 可以先用pll降到最低， 再分频
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有什么优点吗？

marco.ma 发表于 2011-9-16 09:44:23

回复【7楼】flyaudio
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我不知道 用50Mhz产生1Hz本身有什么优点。。。

wuyya 发表于 2011-9-16 10:43:52

计时，500ms翻转一次。

XA144F 发表于 2011-9-16 10:47:43

用CPLD构成32bit计数器，然后使用和AVR单片机一样的CTC方式，这样该没问题了吧？

xuzhengan123 发表于 2011-9-16 15:09:10

回复【5楼】marco.ma
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我觉得这个法子不错

osoon2008 发表于 2011-9-16 20:54:05

楼主是不是该问问面试官, 1hz是做什么功能? 我想他是想看看, 你是否有了解设计需求的概念, 这个也很重要.

brahen 发表于 2011-9-16 21:12:58

pll毕竟资源有限，用计数器的方式又耗太多逻辑单元，蛋疼却不得不思考的问题。

_youhui 发表于 2011-9-16 23:46:05

原本以为很简单的问题，看看讨论觉得还是有收获
1:1hz肯定有用，用过nios2的应该了解，今本上输入都是50mHz的时钟，系统时钟1s,就需要50m分频；
2:25M=101 111 101 011 110 000 100 0000 25bit的50m累加器对fpga实现应该很容易，虽然全1到全零翻转时会抖动。用格林码计数能克服。但是难度大。应该没问题。
3：pll降到最低，可以让累加器的位数减少，有作用。pll一般输入都在mhz以上也需要20位以上的累加器。作用不大。

不知道为什么lz要用3个14位计数器而不直接用25位。
面试官说不好，所以也不知道，面试官认为什么样的好。
大家一起给评评。

wangtao560532 发表于 2011-9-17 03:06:21

都是高手啊

wangtao560532 发表于 2011-9-17 03:06:41

顶你们

zxttgg 发表于 2011-9-17 09:29:02

拆一個鐘錶里的震子就是了，接在io上同步，做事要靈活！

花費0.2元

xuzhengan123 发表于 2011-11-24 10:44:12

回复【17楼】zxttgg 小白菜
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高手

jobs_start 发表于 2011-11-25 15:53:23

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yuyu87 发表于 2011-11-25 16:21:47

用一个计数器，到25M后翻转啊，

junior_soulin 发表于 2011-12-8 09:33:46

用PPL分到10M 再分到1Hz 吧。
习惯性都这样子做。
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