论坛首页 › FPGA › 请问：两个时钟端口的触发器不能综合吗？

weicz 发表于 2011-8-25 16:53:37

请问：两个时钟端口的触发器不能综合吗？

我ISE综合时候出现如下错误
The logic for <accnum> does not match a known FF or Latch template.

附代码：
`timescale 1ns/1ns
module acc(clk,reset,ena,data,accnum);
        input clk,reset,ena;
        input data;
        output accnum;
        reg accnum;
       
        always@(posedge ena or posedge clk) begin
                if(reset) begin
                        accnum<=8'b0000_0000;
                end
                else begin
                        accnum<=data;
                end
        end

endmodule

谢谢

putty 发表于 2011-8-26 13:04:09

你放了ena和clk,但代码里没有指明accnum到底要用哪一个

yishangyi 发表于 2011-8-26 21:25:37

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