请教关于阻塞赋值的延迟问题？
在夏宇闻的书《Verilog数字系统设计教程》第二版第195页有这样两句话：1.一般可综合的阻塞赋值操作在RHS（右手方向）不能设定有延迟（即使是零延迟也不允许）。从理论上讲，他与后面的赋值语句只有概念上的先后，而无实质上的延迟。
2.所谓阻塞赋值的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后再开始赋值的。
个人理解：理论上没有延迟，实际上后面的赋值语句与前面的应该有延迟。前面的语句执行了后面的语句才执行，布线工艺会造成延迟。
不知道对不对？ 没人回复自己来回复一下 Verilog 没有物理的延迟概念，但是有时钟的延迟概念。
用Verilog 软模型生成的硬模型就有物理的时序延迟。
纯粹个人看法，见笑
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