517650971 发表于 2011-8-20 17:56:30

流水线设计方法？

谁能告诉我流水线设计方法的具体思路？
比如我设计一个4位*4位的乘法器，如果设置a，b寄存器为16位，输出寄存器为32位，每个时钟周期输入两个4（a，b）位的数字然后储存在a，b里if(breg) yout_r<=yout_r+areg;       areg<=areg<<1;再经过这个运算算出结果然后存在输出寄存器的里。
下个周期里再输入两个四位数字存在a,b里然后输出存在输出寄存器里...
这样是不是流水线处理方法啊？

bg2bkk 发表于 2011-8-20 23:55:17

差不多是这样的，你可以去看看田坦的论文。点击此处下载 ourdev_669550PYLL9K.pdf(文件大小:2.69M) (原文件名:基于FPGA的高速流水定点乘法器的设计.pdf)

akuei2 发表于 2011-8-22 17:39:44

Verilog HDL 那些事儿 - 时序篇 第三章

Silent_Higher 发表于 2011-8-23 21:53:20

推荐《深入浅出玩转FPGA》--吴厚航
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