新手问题，关于周期的
regkey_rst;always@(posedge clkor negedge rst_n)
if(!rst_n) key_rst<=3'b111;
else key_rst<={sw3_n,sw2_n,sw1_n};
regkey_rst_r;
always@(posedge clkor negedge rst_n)
if(!rst_n) key_rst_r<=3'b111;
else key_rst_r<=key_rst;
怎么能看出来每个时钟周期的上升沿将key_rst信号锁存到key_rst_r中？ 为什么key_rst_r比key_rst;滞后一个周期？
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