请问简易逻辑分析仪的采样率瓶颈在哪里？
是使用的FPGA的内部时钟限制了采样率吗？ 还是外部IO buffer？ 回复【楼主位】eyecan82-----------------------------------------------------------------------
现在国内的逻辑分析仪的用户大多只关注采样率，采样深度这些参数，其实忽略了逻辑分析仪的本质，作为一个分析仪器，逻辑分析仪的Trigger其实是非常重要的，看看Agilent,Tek的主流产品，大多16级触发，每级触发有4个条件分支，每个分支中可以利用的逻辑资源也有多种，可以进行任意的逻辑组合，这大大增强了捕获数字信号的能力，而国内的以及台湾厂商所开发的低端逻辑分析仪由于无法实现复杂的Trigger，就利用比较大的Trigger级数，甚至到达了256级，试问有谁有那个耐心和记忆力来完成这么多级数的设定呢，还有就是每级触发里面最多支持两个分支，也就是IF ... ELSE ...，而每个条件分支可以利用的资源也非常有限，只能进行简单的与或运算，可以说相当的薄弱。
其实作为用户，虽然距离一线厂商的主流产品还有距离，但是如果能有具备与主流产品相似的功能的低端产品，那将是一个最佳的选择！ 我也知道trigger很重要。没有trigger就不用谈采样率和采样深度。
但是采样率也很重要啊。 没有采样率。你根本就抓不到信号 还谈什么trigger呢？
我现在很想知道做一个FPGA的逻辑分析仪它的采样率的瓶颈在哪里？是FPGA的性能决定的吗？ 回复【2楼】eyecan82
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采样有两个部分组成，一个比较器，它决定了输入信号的带宽，另一个是过采样部分，它决定了采样率。
你提到的应该是过采样部分。
采样率取决于FPGA的性能，也就是FPGA内部支持的最大时钟，如果以Xilinx的Spartan3A为例，FPGA内部的DLL输出的时钟最大可以达到250MHz，这个时候，你可以用0和180度相位的两个输出进行采样，采样率可以达到500MSample/s，当DLL的输出时钟为200MHz的时候，你可以用0，90，180，270四个相位的输出进行采样，那么采样率可以达到800MSample/s。
采样深度取决于存储的吞吐比特率，如果你的存储吞吐比特率足以满足最高采样率下的存储需求，那么你的最高采样率就是可以实现的。反之必须对采样率进行适当降低，来匹配存储吞吐比特率。 回复【3楼】basever
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采样深度取决于存储的吞吐比特率，如果你的存储吞吐比特率足以满足最高采样率下的存储需求，那么你的最高采样率......
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我只准备支援3.3v的CMOS & TTL,所以应该不用比较器。前级跟roasn大侠一样用一个IO buffer就够了。
看来还是要在FPGA的采样方面下些功夫。
受益匪浅...多谢了。 回复【3楼】basever
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多个相位时钟配合采样，那后续的条件判断怎么实现呢？使用组合逻辑、异步方式么？ 按照3楼的说法，瓶颈实际是RAM的速度，那个LA1016的逻辑仪只要RAM可以允许，就可以800MSPS了，可是1-2nS的RAM太贵了吧。但是这个速度PCB板布线，采集线都会成为采集的瓶颈了。必须各方协同才可能达到高的性能。 对于高速系统的故障分析，Trigger肯定是最最关键，因为速度快，数据量大，能够保存的总是有限，而且成本是最高，而且要大海捞针，也十分困难，必须千方百计记录与故障现象相关的数据，只有Trigger才能做到。只要你真的在大海捞过针，你就绝对不会抱怨设置Trigger的麻烦。即使是低速信号，Trigger也是必须的。只是因为速度低，容易实现全部记录，然后可以人工慢慢去搜寻，对于高速，别说全部，记录1%%%都不可能，人工根本没有用。所以逻辑仪就是数字电路的金刚钻，在以前动则几万 几十万的价格。因为你必须用，又不能自己做。我们现在开源，就是要自己来想法做需要的工具，分析这个工具的用途，需要的指标，实现这些指标的种种方案，同时培养我们的综合能力。所以意义深远。
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