amobbs.com 阿莫电子技术论坛's Archiver
论坛首页
›
FPGA
› 奇异的现象!!quartus里面的PLL的输出频率在同一个电路不同时间不一样
xtqxtq111
发表于 2011-8-5 10:11:00
奇异的现象!!quartus里面的PLL的输出频率在同一个电路不同时间不一样
这个问题是困扰我很久的问题。问了很久都没有人解答。
首先,nios限制了PLL的频率。
其次,在同一个电路里面,不同时间编译,以前80MHz能通过,再以前,100MHz也行,现在80也不行了
页:
[1]
查看完整版本:
奇异的现象!!quartus里面的PLL的输出频率在同一个电路不同时间不一样