关于DCFIFO 宏功能模块问题
最近我在研究FIFO 模块。quartus 软件中仿真模式有三种：功能，时序和timing use fast timing.实际仿真中发现功能仿真方式没有器件延时，属于理想情况，其余两种都有延时。对于这三种仿真模式具体介绍可以在哪里找到官方PDF文档？另外FIFO模块中有两个端口rdusdw wrusdw 描述存储字数的引脚，我参阅了“SC DC FIFO megafunctions ”里面对于这两个引脚的介绍很少，在port specification 中只是介绍了注意事项没有更多有价值信息。在仿真中看到波形图，这两个引脚波形比较混乱，很多地方不太理解，又找不到权威资料。请大家指教我该怎么继续？我现在处于仿真阶段，不知道对于FIFO设计方面的学习应该到什么程度？
我们的项目关于数据采集的，利用FPGA内置FIFO进行缓存。除了要考虑缓存数据量来确定FIFO容量另外定制自己需要的引脚。还需要考虑哪些细节问题？希望有过工程经验的前辈给予指导，多谢！ 回复【楼主位】neulj
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生成IP模块时,会产生一个时序图的.按这个图的时序设计就行了.不要被什么仿真模式迷惑了
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