xiaojia0812 发表于 2011-7-19 19:54:08

verilog几种描述方式的疑惑

verilog的描述方式分好多层，那么这些描述有什么区别？如何判断一个模块是用的哪一种描述？谁能系统的讲解下这个呢。

zlz250663435 发表于 2011-7-22 18:40:00

这跟你的功能实现相关，只要代码优化，功能实现便好，不需要太专这些描述。

xiaojia0812 发表于 2011-8-6 14:21:52

回复【1楼】zlz250663435
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哦。多谢。

volevole 发表于 2011-8-8 01:31:30

据我所知VHDL里的描述方式分结构式、形为式、RTL级。一般结构式和RTL级用得最多，这样描述出来的代码才是可以交综合器优化的，即可综合代码。形为式一般是很抽象的，仅用于电路仿真。
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