yigeren0405 发表于 2011-7-13 18:27:49

force赋值语句

小弟想请教一个关于过程连续赋值语句的问题，由于模块调用的需要，把变量类型设为wire型，可是又需要在过程块中对该变量进行赋值，查阅资料，发现可用过程连续赋值语句实现：用force 变量名=x
可是在quartus II中却出现了这样的错误：
Error (10072): Verilog HDL Always Construct error at top.v(67): Force Statement is not supported for processing with Quartus II Integrated Synthesis
是不是软件问题？quartus不支持过程连续赋值语句？如果不支持，小弟这个问题该如何解决呢？（模块调用确实需要wire类型，可过程块中又必须是reg型）？？？高手教一下吧，谢谢了！

wjf0509 发表于 2011-7-13 22:06:51

被调用的模块中 reg 声明为一个output如何？乱讲的，别拍我

chenguanglu 发表于 2011-7-13 22:12:38

什么模块调用必须要wire类型，说出来也长长知识
页: [1]
查看完整版本: force赋值语句