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jpg4151 发表于 2011-7-7 22:26:23

这段verilog 计数器程序仿真时有毛刺，如何修改

module count4(out,reset,clk);
output out;
input reset,clk;

reg out;

always @(posedge clk)
begin
if (reset)out<=0;
else      out<= out+1;
end

endmodule

jpg4151 发表于 2011-7-7 22:34:38

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