xlfarm 发表于 2011-6-11 11:30:28

为什么FPGA上定义的各输入输出引脚上都有一个电平？

写了一简单代码，实现的逻辑门如下：
http://cache.amobbs.com/bbs_upload782111/files_40/ourdev_647707GXNU27.jpg
代码 (原文件名:KASRUW]ANZDYR`(05K6HB61.jpg)

http://cache.amobbs.com/bbs_upload782111/files_40/ourdev_647708VN8GSK.jpg
实现的逻辑门 (原文件名:OLW7KG[){@4)A@F0@7AG0NQ.jpg)

我用万用表测的输入输出端口都有电平，而且都不一样，I/O口都是悬空的。怎么设置才能让输入输出引脚上都不会有电平，输入信号时不会有电压的叠加？

chunfeng 发表于 2011-6-11 22:16:15

我好像没太明白你意思？

xlfarm 发表于 2011-6-11 22:49:27

回复【1楼】chunfeng
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我想实现上面的那个逻辑门电路，但是定义的3个引脚（输入和输出）上都有电压。 本想输入方波输出原始方波和反向的方波的，现在却有电压的叠加，波形往上移。（这是我想的，可能没波形呢！）

xlfarm 发表于 2011-6-12 00:23:40

额 解决了 原来是FPGA引脚配置中的Reserved配置错误 谢谢
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