yhzhx01 发表于 2011-6-1 21:44:43

怎样消除这些红色东西？

我是用的 Quartus II 8.1 Web Edition做的一个工程，能下载到芯片中， 并且运行完成正常，但为什么在Compilation Report的 Timing Analyzer内出现：Not operational: Clock Skew > Data Delay
如图
http://cache.amobbs.com/bbs_upload782111/files_40/ourdev_645040E1V08R.GIF
(原文件名:we34.GIF)

yhzhx01 发表于 2011-6-2 21:06:39

自己顶一下

FPGA0110 发表于 2011-6-2 22:26:01

时序约束应该有问题,时钟是多少?数据建立时间够吗?

mcupro 发表于 2011-6-9 02:14:16

时钟本身就是用来同步的而时钟倾斜（CLOCK SKEW）的意思是到达此处彼处的时间点不一致，这个时机的差甚至大于数据的延迟。
时钟倾斜大于延迟的问题比较典型，造成保持时间不足，同步的 FPGA/CPLD设计中要避免这个问题，即便是没有表现出问题也最好修改掉。

这种问题的造成主要是设计中的不良习惯，造成了“时钟漫天飞”，最常见的是使用了门控时钟，寄存器产生的时钟，使得设计具有了异步的特征。如果在某些场合不得使用这些异步电路设计的特性，要尽量少用，并且需要加约束专门的告诉所使用的编译器和布线器。
解决方法：是使用完全同步的时钟，如果有多时钟区域，做好跨时钟区域的专门处理，这也是主流的设计要求。

sz_meter 发表于 2011-6-9 08:36:00

正解
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