sda <= sda_r WHEN sda_link = '1' ELSE 'z'; 说类型不兼容 sda是STD_LO
我是按照VERILOG assign sda = sda_link ? sda_r:1'bz;改的另外VERILOG 有reg型和wire型分别和VHDL中什么对应啊 怎么VHDL中只有SIGNAL 另外VARIABLE是什么硬件?问题很多麻烦各位大侠了 想法是 想让sda作输入时呈现高阻态 用来做IIC的数据口 我晕 问题解决了竟然z必须大写!!! 提醒大家注意了 汗一个弄了一晚上!
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