论坛首页 › FPGA › 用VHDL编了一个DDS简易信号发生器，请高手帮忙转成VERILOG语言~！

huifeima 发表于 2011-5-23 13:14:45

用VHDL编了一个DDS简易信号发生器，请高手帮忙转成VERILOG语言~！

帮同学编了一个简易的DDS信号发生器，但是我同学只学过VERILOG 而我只学过VHDL ，有没有两种语言都会的高手帮我吧VHDL语言转换成VERILOG 语言的。明天就要交了他，我现学VERILOG 估计是来不及了~！ 只能依靠万能的论坛了！

小弟在此谢过了！~~先

点击此处下载 ourdev_642281AJ7M7F.rar(文件大小:75K) (原文件名:DDS2.rar)

NEDSP 发表于 2011-5-23 13:54:06

如果想省事就用X-HDL 然后自己再稍微改一下就好了。其实2种语言转换不难吧。。。

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