请教高人 一个关于 FPGA自带的 内部ram 的使用问题
本人由于可能要用到初始化一个LCD的功能寄存器，故需要用到FPGA的内部RAM，现在我调用了其 自带的 IP后，用波形仿真取得不到结果，忘有高人指点。。verilog 如下面
module M4KTEST
(
//Input ports.
SYSCLK,
RST_B,
//Output ports
datas,
reads
);
//===========================================================================
//Input and output declaration
//===========================================================================
inputSYSCLK;
inputRST_B ;
output datas;
output reads;
reg reads;
reg reads_n;
wire datas;
wire clk;
always @( negedge RST_B or negedge clk)
begin
if(!RST_B)
reads <=5'h0;
else
reads <=reads_n ;
end
always @(negedge RST_B or negedge clk)
begin
if(!RST_B)
reads_n <=5'h0;
// else if (reads==5'h1f)
// reads_n <= 5'h0;
else
reads_n <=reads_n + 5'h01;
end
m4k mym4k(
.address(reads),
.clock(SYSCLK),
.data(),
.wren(),
.q (datas)
);
pll mypll(
.inclk0(SYSCLK) ,
.c0(clk)
);
endmodule http://cache.amobbs.com/bbs_upload782111/files_39/ourdev_641142B0YDV6.jpg
这个是上面的代码的仿真波形，那个datas 为什么没有输出？ (原文件名:截图00.jpg)
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