bittern 发表于 2011-5-18 09:18:30

在testbench里如何产生48MHz的时钟输出？

对于48MHz晶振做时钟的FPGA，要使用testbench来产生测试激励向量一般都会写成：
`timescale 1 ns/1 ns
parameter period = 20;
always #(period/2)clk=~clk;

问题是：48MHz的周期是2.0833啊，这个误差真的可以忽略吗？

zgq800712 发表于 2011-5-18 23:08:32

是20.8333333333333333333333333333333...ns
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