谁有独立的VHDL SDRAM控制模块？能否开源下？
论谈上各种有关SDRAM贴子很多，但真正能独立用的实在没找到。 自力更生艰苦奋斗-------------我就是，网上的看的太复杂，而我只要支持突发读写，所以自己写了个，参考代码查找我的去年贴 早看过了中间空了一节啊。
研究好几天了，网上各种代码，FIFO ，RAM，ROM 全被他们用上了。想自己改个简单点的。 坛子里面有个 说是SDRAM控制器 IP 不是软核实现的！
PS:写个控制器也不难！ 到Lattices网站去找，我找到并且用过，做些修改，只要适合自己用就好 跟帖...正在 用 verilog写 SDRAM的 菜鸟..飘过.............同求指教
另外 8888888前辈。。看过您那个SDRAM的初始化的帖子。。。
提出以下几个疑问。。望前辈解答。
提问1：
正在写数据的时候，刷新请求来了，该怎么处理呢？
提问2：
每15us进行的一次 auto_refresh（针对一行）我参考的是下面的这个时序图。
http://cache.amobbs.com/bbs_upload782111/files_39/ourdev_638164K1GW7W.png
(原文件名:auto_refresh.png)
但是这个图。。他怎么进行了 2次auto_refresh呢？
谢谢。。。真心请教 正在写数据的时候，刷新请求来了，该怎么处理呢？
写数据和刷新都是控制器控制的，数据来自从FIFO缓存，取数据填充到SDRAM，控制器保证了刷新和写数据时间上错开
但是这个图。。他怎么进行了 2次auto_refresh呢？
图看不到，不过我印象中初始化是要连来两个（有的要8个）自动刷，正常工作只要一个，多了（指标是最长时间，你短于它刷也没可以，浪费工作带宽） 好吧 最近也要做了，现在入门ing
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