jssd 发表于 2011-4-15 12:15:03

问：怎样将VHDL语言写的几个实体弄成一个

不知道怎么表达，大概意思是像verilog那样有个顶层模块将其他模块连在一起。VHDL怎么弄？

40130064 发表于 2011-4-16 17:09:36

component

port map
页: [1]
查看完整版本: 问：怎样将VHDL语言写的几个实体弄成一个