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hitsxg 发表于 2011-4-9 23:31:58

vhdl 和 verilog混合编程问题

1：不想用x-hdl了，有人转换的有bug.
2:vhdl直接例化verilog模块可以么？
3：或者把verilog转成ip,然后vhdl调用？

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