论坛首页 › FPGA › 如何在verilog顶层文件中例化一个用vhdl设计的元件？

dhjwahaha 发表于 2011-3-31 21:04:50

如何在verilog顶层文件中例化一个用vhdl设计的元件？

顶层文件是用verilog写的，还有个文件是用vhdl写的，如何在顶层文件中例化？？

nightwishcxj 发表于 2011-4-1 11:46:24

可以通用？？没见过啊，你把那个VHDL的改成verilog的吧。

NJ8888 发表于 2011-4-1 12:10:45

哪个芯片开发环境?

dhjwahaha 发表于 2011-4-1 12:41:45

回复【2楼】888888888888
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quartus2

NJ8888 发表于 2011-4-1 12:44:37

这个就不知道了,我用ISE,多模块可以把VHDL VERILOG都变成原理图,然后连线,另外你可以试下用VERILOG_VHDL转换软件把VHDL转成VERILOG

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