求问:VHDL与Verilog HDL的应用
这应该是一个好旧的问题吧。目前我是一个大四的学生,有兴趣往FPGA的方向深入
但在深入之前不得不有这个疑问:我应该深入VHDL还是Verilog HDL呢?
在上课时,我学习的是VHDL,感觉呢,还可以,基本上潘松书上的程序我都有深入了解与脱书编写。
但慢慢发现,老师让我接手的项目,大多都是用Verilog编写的,这意味着Verilog是主流的编写唔该吗?
百度上搜一下,大多都只说一半一半,而Verilog比较偏向C语言,容易上手,VHDL则相对比较难学。
这可能会让它比较受欢迎,但不能决定它工作时的应用,像汇编和C语言一样,在高精度要求下,我们一定要用汇编的。
但如果用这个想法,那么,我是不是要两个语言都要学好它呢??
目前我只学了VHDL,还没有接触Verilog,因此,在此求解各位前辈,望诸位给予指点!! 差不多 什么描术语言不是关建。verilog用的多一些 回复【1楼】hongh
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某种程度是没有关键,但如果出去工作后,周边的人用的语言都和自己用的不一样,那就麻烦了 不知道有没有两种语言相互转换的软件^_^ 剑宗 气宗,其实到了最高境界 都是不分伯仲,关键看使用的人。 回复【4楼】cwfboy
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是,,一切都只是工具而已。
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