怎么使用部分define定义的常数？？？
wire Status;assign Status= `STATUS_INIT;
assign Status = `STATUS_INIT;
Quartus II 错误信息：Error (10170): Verilog HDL syntax error at CFG_STREG.v(22) near text "[";expecting "}"
STATUS_INIT是在另外的文件使用define定义的16位常数，这里要使用16位中的一部分，怎么写才对？？？ 谢谢！
页:
[1]