hoho34 发表于 2011-2-16 00:34:32

请问CPLD上电时IO口的状态，讨论一下。

请问CPLD在上电的时候，到IO口按照程序工作前，是否有个配置的时间？
如果有的话，那么这段时间IO口是什么状态呢？高阻？
我用的是EPM240，看文档好像是tri-states，三态，是哪个状态？

hoho34 发表于 2011-2-16 09:10:42

我在看《ALTER FPGA_CPLD设计基础篇》时，看到这样一段话：
http://cache.amobbs.com/bbs_upload782111/files_36/ourdev_616347WOX1K4.jpg
(原文件名:无标题.jpg)

就是“器件上电后，由该配置flash给芯片进行配置”，这段时间，IO口是什么状态呢？

huanxin1456 发表于 2011-2-16 09:23:22

应该是高阻状态的

hoho34 发表于 2011-2-16 12:20:39

回复【2楼】huanxin1456
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谢谢您的回复！

wangbin6030 发表于 2011-2-22 09:21:12

请问1楼，还有《ALTER FPGA_CPLD设计基础篇》电子文档呀，麻烦传一份给我看一下！我的邮箱：wangbin6030@sina.com

hoho34 发表于 2011-2-22 11:03:03

回复【4楼】wangbin6030
请问1楼，还有《alter fpga_cpld设计基础篇》电子文档呀，麻烦传一份给我看一下！我的邮箱：wangbin6030@sina.com
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不好意思，刚看到，有20多M，我分几个压缩包给你，如果没收到再联系我。

h2feo4 发表于 2011-2-22 11:06:05

有些CPLD是有配置时间的，主要是SRAM-Based CPLD，初始状态为高阻
Flash-Based 或者熔丝，反熔丝CPLD可能是不确定的，但也可能是高阻，取决于具体器件

SZSBS 发表于 2011-2-23 09:41:04

基于SRAM是不定态吧，只有FLASH的器件才可以指定它的上电状态
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