shexujia 发表于 2011-2-14 12:50:37

ModelSim 激励源给了,输出信号没有,请路过的大侠帮忙下

请帮个忙呢
module lcd(clk, rs, rw, en,dat);

input clk;          //??????50M
output dat;//LCD?8????
outputrs,rw,en;//LCD????

在ModelSIm里仿真给了激励CLK,输出端依然没有仿真信号出来,哪位大侠知道是啥回事呢

以下蓝色文字由站长:armok 于:2011-02-14,20:51:21 加入。你的原标题:“<font color=black>ModelSim 激励源给了,输出信号没有,请路过的大侠帮忙下!!!!!!!!!!!!!!!!!!!!!!!!!!!!!” 不合符规定。请更改成能说明帖子大意的标题
试想一下,如果本论坛的帖子标题清一色的‘帮助!’,‘ADC求救!’等笼统的标题,你在阅读的过程中会造成许多麻烦。
所以本论坛规定:一定要起一个能说明帖子大意的标题。不允许“关于 AVR 的 ADC 使用!”这种笼统标题。作为标题,必须说明清楚:
 ①你是在请教问题,还是在介绍有关的知识?
 ②ADC的问题有许多,你是想说那方面的内容?
注意以上两点,标题应该改成如:“请教:ADC 可以不使用中断吗?”。
起一个能说明帖子大意的标题,除了减轻我们的帖子分类整理工作,还方便其它人阅读,节省大家的时间。
注:使用合格的标题,对你来说只是举手之劳,但却会为我们的管理工作提供很大的便利。谢谢你的支持。
./bbs_upload/files_6/armok01122228.gif

shexujia 发表于 2011-2-14 12:54:09

`timescale 1 ns/ 1 ps
module lcd_vlg_tst();

reg clk;
// wires                                             
wire dat;
wire en;
wire rs;
wire rw;

// assign statements (if any)                        
lcd i1 (
// port map - connection between master ports and signals/registers   
        .clk(clk),
        .dat(dat),
        .en(en),
        .rs(rs),
        .rw(rw)
);
initial                                                
begin                                                
clk=0;
forever
#10 clk=~clk;                                          
end
endmodule

bone 发表于 2011-2-14 20:50:43

没有给rst!

shexujia 发表于 2011-2-15 00:12:52

知道为什么了   就是应为没有赋予初始值的问题了,仿真的时候出不来   实物倒是OK
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