allah0824 发表于 2011-2-11 10:05:37

fpga 输入引脚悬空

谁能告诉我 把fpga 的一个引脚设置为输入状态把该引脚悬空 这时这个引脚是高电平还是低电平？？

songtao0728 发表于 2011-2-11 10:09:11

我个人认为应该是高电平，因为FPGA是可编程逻辑器件，属数字电路方面的，我记得上学的时候学的数电，上面说悬空的话相当于接高电平，你用万用表测试一下嘛，再不行写个小程序试一下，不就知道是什么状态了吗，无非就三种：高，低，高阻态

个人意见，只供参考

MSN： lucien.song@hotmail.com

allah0824 发表于 2011-2-11 10:11:32

回复【楼主位】allah0824
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我想也应该是高电平啊可是我试了却是低电平 想不通啊谁能给我解释解释啊 是不是我设置的哪里有问题

songtao0728 发表于 2011-2-11 10:18:21

你是怎么测试的，直接用万用表测试的吗，你电路是怎么连接的，如果确定方法没有错的话，那就应该是低电平

ssaweee 发表于 2011-2-11 11:14:16

似乎是高阻态。

linuxpro 发表于 2011-2-11 11:19:14

既然是输入，那么电平取决于外部。

你用万用表测量其与地间电压，相当于用一个阻值较大的电阻到地。
再测下到电源的电压，看又是什么结果，呵呵。

songtao0728 发表于 2011-2-11 11:57:33

5楼说的也有道理，可以试验一下

encrease 发表于 2011-2-11 12:12:07

TTL输入悬空是高电平；CMOS悬空受干扰严重，通常不能悬空的

songtao0728 发表于 2011-2-12 10:51:02

我想起来了，一般的FPGA没有用到的引脚默认的都是低电平，接地，这个你可以设置的，在Quartus里面的Assignement->Devicej里面的
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