cwfboy 发表于 2011-2-9 10:22:31

FPGA 硬乘法器的 运算时间问题

关于FPGA中的 硬乘法器，datasheet上说可以 运行在250MHz，是不是就是表示运算周期达到250MHz频率的数据进行计算都满足 建立时间 和保持时间？？我仿真了一次，计算延时大概15ns左右，毛刺最大大概有接近4ns，worst tsu=6.631ns，worst tco=9,923ns，感觉好像不满足能运行在250MHz，4ns建立时间，和保持时间啊。希望大家给点指导，谢谢

cwfboy 发表于 2011-2-9 10:36:44

忘了写了，th=-0.952 ns

qwernet 发表于 2011-2-9 10:41:49

可以运行在250MHz，但必须用pipeline吧

cwfboy 发表于 2011-2-9 11:24:00

回复【2楼】qwernet 小俊
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楼上，请问 pipeline 在硬乘法器 和HDL逻辑乘法器 的区别是什么啊，硬乘法器的pipeline怎么理解啊，它不是单纯的一个硬核吗

qwernet 发表于 2011-2-9 19:29:16

回复【3楼】cwfboy
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简单说就是把乘法或者其它操作分成几部分（几级），一级一级来做，每一级有自己的寄存器来暂存数据。由于每一级都是用时钟来触发的，所以有多少级，最终结果就要延时多少个周期才能出现。但好处是每一级的逻辑简单了，频率可以跑很高。实际上对单次运算来说，运算时间还是那么多，但是数据吞吐量高很多。

lpgy 发表于 2011-2-13 18:04:13

回复【楼主位】cwfboy
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你的理解是对的，对于altera和xilinx的硬件乘法器，可以满足手册上的数据吞吐率

仿真你应该使用乘法器原语，并且输入和输出都采用寄存器，这样达到250MHz应该没什么问题，有问题的话在输入和输出各加一级寄存器
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