第一次设计相关FPGA与USB内容，高手请指点。
问题：1、晶振、与晶体之间在这里有区别，应该如何用？
2、FPGA与USB的配置
3、CLOCK？CY7C68013与FPGA的时钟如何做？第一次，很迷茫。
4、AD到FPGA用否阻抗匹配？
5、CY7c68013和FPGA的中断Pin如何配置如何用？
点击此处下载 ourdev_614268B6J5J4.pdf(文件大小:83K) (原文件名:Schematic Prints.pdf)
祝大家春节快乐，兔年发财！
点击此处下载 ourdev_614284GBDV64.pdf(文件大小:2.43M) (原文件名:cy7c68013_cn.pdf)
点击此处下载 ourdev_614287ORDU62.pdf(文件大小:3.23M) (原文件名:ds610.pdf) 晶振全称为晶体振荡器，
石英晶体振荡器是一种高精度和高稳定度的振荡器，被广泛应用于彩电、计算机、遥控器等各类振荡电路中，以及通信系统中用于频率发生器、为数据处理设备产生时钟信号和为特定系统提供基准信号。 国际电工委员会（IEC）将石英晶体振荡器分为4类：普通晶体振荡（SPXO），电压控制式晶体振荡器（VCXO），温度补偿式晶体振荡（TCXO），恒温控制式晶体振荡（OCXO）。目前发展中的还有数字补偿式晶体损振荡（DCXO）微机补偿晶体振荡器（MCXO）等等。
石英晶体振荡器是利用石英晶体（二氧化硅的结晶体）的压电效应制成的一种谐振器件，它的基本构成大致是：从一块石英晶体上按一定方位角切下薄片（简称为晶片，它可以是正方形、矩形或圆形等），在它的两个对应面上涂敷银层作为电极，在每个电极上各焊一根引线接到管脚 上，再加上封装外壳就构成了石英晶体谐振器，简称为石英晶体或晶体、晶振；而在封装内部添加IC组成振荡电路的晶体元件称为晶体振荡器。其产品一般用金属外壳封装，也有用玻璃壳、陶瓷或塑料封装的。
晶体即是内部质点在三维空间呈周期性重复排列的固体。
百度上查的；
FPGA与USB的配置
FPGA的配置，好像说FPGA是基于sram是易失性的掉电什么多没有了所以要有块存数据的东西在FPGA一上电的时候他自动加载，就能解决这个问题。就这么理解吧，fpga相当于一块sram（静态随机存储器），一掉电里面的数据就没有了，如果我们把sram里面的数据线放在一块e2prom上，通电的时候把e2prom里面的数据读到sram里面去，就是到fpga里面去，e2prom里面的数据就是fpga的配置数据，fpga的配置就是要外接一块配置芯片/存储器， 也有fpga内部就有这些存配置数据的东西，所以就不需要外扩了。也有的fpga是相当与rom一样只能写一次，以后也改不来了了，航天用的吧，反正是那本书上看的。
cy7c68013 这个以前看过，也搞不清楚怎么用，也不自动怎么回事，好像里面有个单片机，厂家有开发包，我以前开过，就是像用单片机实现USB协议的功能，有人说里面提供的代码基本不用改什么的吧，他们多说什么usb的固件什么的，就是说这个程序生成的下载文件吧，下到24cxx里面去。好像网上说可以不用里面的单片机，就工作在什么的FIFO模式下，就不用那个单片机实现USB协议，就是用FIFO直接和FPGA传数据什么的。
CLOCK？CY7C68013与FPGA的时钟如何做？第一次，很迷茫。
CY7C68013的晶振网上看到的是接的24M的，里面有个锁相环倍频20倍到480M,就是USB FULL SPEED？里面的51可以工作在12/24/48M。这个芯片有个IFCLK这么接？PDF是怎么写的，属性是I/O
Interface Clock, used for synchronously clocking data into or out
of the slave FIFOs. IFCLK also serves as a timing reference for all
slave FIFO control signals and GPIF. When internal clocking,
IFCONFIG.7 = 1, is used the IFCLK pin can be configured to
output 30/48 MHz by bits IFCONFIG.5 and IFCONFIG.6. IFCLK
may be inverted, whether internally or externally sourced, by
setting the bit
IFCONFIG.4 =1.
FPGA的时钟，有时钟输入，一般就是晶振输入，这些晶振的方波输出脚一般多是接在fpga的全局时钟输入脚上，这样的好处就是时钟偏移小/or 忽略不计？
时钟输出，一般比如接50M时钟，经过PLL ，DLL 后别如产生100M的信号，这个100M的信号可以由专门引脚输出，或吧这个100M的信号给内部的时序电路用。
AD到FPGA用否阻抗匹配？
啥意思？好像很多高速AD的输出口，比如8位的，D0-D7每个上多串一点电阻，如入33R,22R之类的，你说的是这个吧。
我知道的多全盘托出了，在具体的你要自己查查，问问人了。 今天买了两本书，这两天在琢磨下。谢谢楼上。祝新年好运相随！ 回复【1楼】zgq800712 SEED
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谢谢啦，多少认识点
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