YFM_LMM 发表于 2011-1-21 13:49:38

用FPGA 实验板和杜邦线，寒假做实验的同学注意了，本人用杜邦线用出了问题，在此提醒大家

我们学生没有钱制版，但有实验板，经常用杜邦线之类的做比较大型的实验，但要注意在FPGA实验时慎用杜邦线，大家都以为3.3V的电压不会受到外界干扰，
的却，但是本人这个寒假第一次做FPGA实验的时候就出现了问题。周立功的那个EasyFPGA060 的开发软件 不给人提供仿真，本人只好将代码下到FPGA中进行验证，用MCU 产生时序，然而就是因为使用了杜邦线链接才出现了问题，

问题如下：
   电路的设计的理论结果和验证结果不相符。

于是我就一个模块一个模块的用FPGA 的板载资源验证，都通过。

最后我想到会不会是MCU产生的激励在通过杜邦线传到FPGA时有问题：比如在上升沿后有震荡（是不是应该叫振铃？），我想到先前看到ACTEL的FPGA的高电平有效识别区域很窄（3.3～3.0）v，然后FPGA又是高速期件。

想到这里我就在MCU为FPGA产生时钟的那个脚上串联了一个100ohm 的电阻，呵呵问题改善了不少！

在这里提醒各位废寝忘食的同学们，慎用杜邦线。


解决办法：
    可用FPGA内部的时钟同步MCU的激励信号。

zhangyidao 发表于 2011-1-21 14:17:13

不是线的问题，是你的驱动边沿不够陡，或者阻抗匹配不好，解决办法，加一个门电路驱动一下。

adsladsl 发表于 2011-1-21 14:24:00

我也感觉到做FPGA的时候阻抗匹配的问题比较严重，有时候信号不正常，用示波器测量的时候信号就正常了，或者加个电阻就正常了。

NJ8888 发表于 2011-1-21 14:29:21

早知道这样,这个贴我描述过,FPGA的时钟输入脚很敏感
http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=4520661&bbs_page_no=1&bbs_id=1029

zgq800712 发表于 2011-1-21 14:30:44

单片机IO可能比较抖，FPGA你采样时钟高，可能把这部分多采进来了，可能就是一串0101 1101之类的，会误触发。
不是说WR RD 等信号要等IO数据稳定后才能采样的？
单片机的好像边沿是不够抖，加个门电路时好办法，串联电阻，不知道是不是叫什么阻尼电阻？不知

YFM_LMM 发表于 2011-1-21 15:07:41

回复【4楼】zgq800712 SEED
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线相当于一个电感，两边的电路板上对地有分布电容，两电路板的地又是相连的，这就组成了一个LC回路，当有陡峭的电压波动时就会产生阻尼震荡，因为线的电阻太小，震荡会持续很长时间，串一个电阻在上面会加大阻尼，电路书上有一个什么临界震荡什么的和电阻值大小有关。

但是阻抗匹配和信号反射是如何产生的不还不太清楚，我想应该就象水波遇到障碍会反射回来，而电场也会，但是为什么电场的反射与阻抗有关系我就不清楚了。

请大侠解释。

YFM_LMM 发表于 2011-1-21 15:10:28

回复【1楼】zhangyidao
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不是不够陡是太陡了，引起震荡了。

h2feo4 发表于 2011-1-21 15:13:10

当走线延迟超过边沿速率的1/6时，就要按分布模型来考虑了
注意阻抗和终端匹配

YFM_LMM 发表于 2011-1-21 15:22:15

回复【7楼】h2feo4 无机酸
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但是为什么电场的反射与阻抗有关系我就不清楚了。

请大侠解释。

yuzr 发表于 2011-1-21 15:42:34

mark

TigerRay 发表于 2011-1-21 21:41:24

电路上好像是要用阻抗的吧呵呵！所以加个电阻就OK了

kneken 发表于 2011-1-21 23:36:42

MARK

heguang 发表于 2011-1-31 19:14:36

降频试试

haeha 发表于 2011-1-31 19:21:17

阻抗不匹配，和线关系不大

lysoft 发表于 2011-1-31 19:36:43

高速信号的阻抗匹配问题,接个几百的电阻估计差不多了
JTAG的调试线只要一长都要考虑这个问题的

yuphone 发表于 2011-1-31 19:52:17

mark

imjacob 发表于 2011-2-1 19:24:32

MARK

lianghong 发表于 2011-2-2 16:38:43

回复【8楼】YFM_LMM
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首先这里的阻抗不是 说因为的电阻，是信号传输 的阻抗 ，也就是信号向前传输的阻抗，阻抗大 传输慢，阻抗小传输快。这个其实
与线的分布电容，电感有关。。。

所以当传输的阻抗突然变大了，信号在这里不能以原来的速度通过，一部分就反射回去了，之后信号发射端的激励变大，导致接收端
出现振铃现象。所以对于信号线，应该等粗，而且对过孔什么的要做相应的处理

RedYang211 发表于 2011-2-4 13:13:58

mark

yanghengxu 发表于 2011-2-15 21:44:07

Mark

wxx116zh 发表于 2011-2-16 08:47:47

mark

huanxin1456 发表于 2011-2-16 09:47:44

我的单片机和CPLD通信，采用4位数据线的方式，两个板子就是用等长排线连接的，误码率非常大，不知道是不是这个问题，

wolf11_1234 发表于 2011-2-16 10:07:06

旁边加一个几pf的电容到地。效果可能会好

NJ8888 发表于 2011-2-16 11:21:52

我后来把20cm杜邦线换成4cm线直接焊,没有问题了

YFM_LMM 发表于 2011-2-16 17:51:42

回复【21楼】huanxin1456
我的单片机和CPLD通信，采用4位数据线的方式，两个板子就是用等长排线连接的，误码率非常大，不知道是不是这个问题，

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如果你的4位数据是由一个时钟信号同步送到CPLD的话要注意这个同步时钟。

YFM_LMM 发表于 2011-2-18 12:35:08

关于信号完整性发几个链接：
http://wenku.baidu.com/view/eb0764bc960590c69ec37629.html

http://wenku.baidu.com/view/0c39427f5acfa1c7aa00cc72.html
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