想用20M的时钟分频得2M的时钟 结果不对 帮忙看看程序哪儿有问题
rt程序如下
module clkdiv(
clk,
out
);
input clk;
outputreg out;
reg cnt = 0;
always@(posedge clk)
if(cnt >= 9)//这样得到1M的频率,如果改成8,得到的频率是1.11M
begin
cnt <= 0;
out<= ~out;
end
else
begin
cnt <= cnt + 1'b1;
end
endmodule
帮忙看看哪儿有问题?
谢谢先。 回复【楼主位】McuY
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你这个是20分频了,不是10分频 2,4,8分频知道,但十分频不懂 数到五,给个上升,再数五,给个下降 回复【3楼】longquan 大巅
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楼上说的对,我把我之前写的分频代码给改了下,应该就是你要的。
module division_module(iCLK50M, iRST_N, oCLK1HZ);
//input signal
input iCLK20M;
input iRST_N;
//output signal
output oCLK2MHZ;
wire s_CNTEQ5;
//internal signal
reg sr_CLK2MHZ;
reg sr_cnt;
assign oCLK2MHZ = sr_CLK2MHZ;
assign s_CNTEQ5= (sr_cnt == 32'd5) ? 1 : 0;
//logic begin
always@(posedge iCLK20M or negedge iRST_N) begin
if ( !iRST_N ) begin
sr_cnt <= 32'd0;
end
else begin
if ( s_CNTEQ5 ) begin
sr_cnt <= 32'd0;
end
else begin
sr_cnt <= sr_cnt + 1'b1;
end
end
end
always@(posedge iCLK20M or negedge iRST_N) begin
if ( !iRST_N ) begin
sr_CLK2MHZ <= 1'b0;
end
else begin
if ( s_CNTEQ5) begin
sr_CLK2MHZ <= ~ sr_CLK2MHZ;
end
end
end
endmodule 把9改成4? 回复【3楼】longquan 大巅
数到五,给个上升,再数五,给个下降
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对,每计数5次电平翻转一次就是10分频了。
0,1,2,3,4 这个就是到5次了 `timescale 1ns / 1ns
module CLK_DIV(
input wire Clk, //@20MHz
input wire Reset_n, //active low
output wire Clk_Out
);
parameter DIV_FACTOR = 10; //Division Factor
parameter PERIOD = ( DIV_FACTOR / 2 ) - 1;
reg Clk_Cnt;
reg Clk_Div;
assign Clk_Out = Clk_Div;
always@( posedge Clk or negedge Reset_n )
begin
if( Reset_n == 1'b0 )
Clk_Cnt <= 8'd0;
else if( Clk_Cnt ==PERIOD )
Clk_Cnt <= 8'd0;
else
Clk_Cnt <= Clk_Cnt + 8'd1;
end
always@( posedge Clk or negedge Reset_n )
begin
if( Reset_n == 1'b0 )
Clk_Div <= 1'b0;
else if( Clk_Cnt ==PERIOD )
Clk_Div <= ~Clk_Div;
end
endmodule 1:9改成4。
2:3bit计数器就够了,要18bit做甚?FF多得用不完?
3:ripple clock,问题多多。 学习下 最近在搞这个 请问8楼suipeng70,如何消除ripple clock
好像这个警告可以忽视吧 改成4就得到2M了哈哈
请问8楼suipeng70,ripple clock 啥意思,如何消除?
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要18bit做实验的
请教【7楼】 p.nicholas
1、加上Reset_n有什么用处么?不加的话有什么不好么?
2、为什么分到两个always里呢? LZ写得程序像C语言,不像HDL……
module clk_div(input clkin, output clkdiv10)
reg divsrl;
assign clkdiv10 = divsrl;
always @(posedge clkin) divsrl <= {divsrl, ~divsrl};
endmodule
这个代码在Xilinx器件上比较划算,因为有SRL
默认设置下综合占两个Slice(Spartan-3A中)
手工优化的话只占1个LC
在V/V2/V4/S2/S3器件中,一个Slice可以实现2-66分频
在V5/V6/S6器件中,一个Slice应该可以实现2-258分频 回复【12楼】h2feo4 无机酸
lz写得程序像c语言,不像hdl……
module clk_div(input clkin, output clkdiv10)
reg divsrl;
assign clkdiv10 = divsrl;
always @(posedge clkin) divsrl <= {divsrl, ~divsrl};
endmodule
这个代码在xilinx器件上比较划算,因为有srl
默认设置下综合占两个slice(spartan-3a中)
手工优化的话只占1个lc
在v/v2/v4/s2/s3器件中,一个slice可以实现2-66分频
在v4/v5/s6器件中,一个slice应该可以实现2-258分频
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无机酸大哥的回帖让人不得不佩服
对FPGA了如指掌 回复【12楼】h2feo4 无机酸
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俺搞单片机多年了当开始用CPLDepm240 现学的V 回复【12楼】h2feo4 无机酸
lz写得程序像c语言,不像hdl……
module clk_div(input clkin, output clkdiv10)
reg divsrl;
assign clkdiv10 = divsrl;
always @(posedge clkin) divsrl <= {divsrl, ~divsrl};
endmodule
这个代码在xilinx器件上比较划算,因为有srl
默认设置下综合占两个slice(spartan-3a中)
手工优化的话只占1个lc
在v/v2/v4/s2/s3器件中,一个slice可以实现2-66分频
在v5/v6/s6器件中,一个slice应该可以实现2-258分频
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强悍 ,使用寄存器移位方式,实现了50%占空比,还不需要设置复位的非零初始值。
学习了。 学习了。
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