论坛首页 › FPGA › verilog翻译（wire bit1 = (ab != bc);）

jobwork 发表于 2011-1-1 12:09:47

verilog翻译（wire bit1 = (ab != bc);）

wire bit1 = (ab != bc);不理解。如果用vhdl描述，怎么写

在线等

jobwork 发表于 2011-1-1 12:12:29

补充： ab 和bc为两位 ，bit1为1位

初步理解为ab如果不等于bcbit1=1；相反如果相等bit1=0

akuei2 发表于 2011-1-1 14:47:50

wire BIT1;

assign BIT1 = ( ab != bc ) ? 1'b1 : 1'b0;

jobwork 发表于 2011-1-1 22:21:54

转成vhdl的代码呢

caozhu 发表于 2011-1-2 01:10:44

when else

查看完整版本: verilog翻译（wire bit1 = (ab != bc);）