qianhng 发表于 2010-12-25 10:03:03

MAXII倍频成功，四倍频失败，四倍频有什么诀窍吗？

倍频后占空比不是50%,并且相邻两个周期的占空比不大一样，是否无法进行四倍频的原因？

cfqxdgr 发表于 2010-12-25 11:25:20

你是用的逻辑单元延时做的倍频吧?

zgq800712 发表于 2010-12-25 11:58:48

你不会是延时 再 异或什么的吧。

qianhng 发表于 2010-12-25 15:00:58

回复【1楼】cfqxdgr
你是用的逻辑单元延时做的倍频吧?
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回复【2楼】zgq800712 SEED
你不会是延时 再 异或什么的吧。

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你们说的对阿。

cfqxdgr 发表于 2010-12-25 16:14:01

这个方法作出来的千万不要用到产品里去……随温度、芯片批次变化太多，当你不能延时等于半时钟周期时，出来的玩意就不是50占空比。选Actel或xc3sAN系列的FPGA吧，片内有pll

qianhng 发表于 2010-12-25 16:20:13

回复【4楼】cfqxdgr
这个方法作出来的千万不要用到产品里去……随温度、芯片批次变化太多，当你不能延时等于半时钟周期时，出来的玩意就不是50占空比。选actel或xc3san系列的fpga吧，片内有pll
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受教了，但只是倍频且不用下降沿触发的场合应该没事。

又：actel和xc3san有什么比较便宜，100个I/O左右，200MHz左右的，我是老菜鸟，前辈们可要多多指点阿！^_^

cfqxdgr 发表于 2010-12-25 16:21:26

这方法不稳定，连二倍频出来的玩意都不确定，小心小心……

qianhng 发表于 2010-12-25 16:25:54

回复【6楼】cfqxdgr
这方法不稳定，连二倍频出来的玩意都不确定，小心小心……
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看来要好好测试了，汗

minfudianzi 发表于 2010-12-25 16:29:57

逻辑单元的延时是不固定的，这么做非常不好。
MAXII本身没有PLL做倍频比较麻烦。
引用专家吧：“Altera专家答复：CPLD不能做倍频，你可以再输入一个高频的时钟，用逻辑控制实现4倍频”

qianhng 发表于 2010-12-25 16:33:31

回复【8楼】minfudianzi
逻辑单元的延时是不固定的，这么做非常不好。
maxii本身没有pll做倍频比较麻烦。
引用专家吧：“altera专家答复：cpld不能做倍频，你可以再输入一个高频的时钟，用逻辑控制实现4倍频”
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确实是不固定的，从占空比不稳定就可以看出来，看来四倍频是没戏了。

qianhng 发表于 2010-12-27 17:49:02

实测50MHz倍频100MHz成功，80MHz倍频160MHz失败。

xibu1102007 发表于 2011-3-18 21:24:10

求楼主指导

qianhng 发表于 2011-3-18 21:57:12

回复【11楼】xibu1102007
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用dff延时后再和原时钟进行异或既可

xibu1102007 发表于 2011-3-18 22:08:21

回复【12楼】qianhng
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多谢

zhaoguoqing297 发表于 2011-4-15 13:29:15

请问【12楼】xibu1102007
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用dff延时后再和原时钟进行异或既可

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怎么延时保持dff的q的频率和clk一样？就是你怎么个延时阿？我只搞出个二分频，倍频是有了，但是占空比太烂

ahuang227 发表于 2011-4-15 15:36:56

100000倍频后再分频就好了。哈哈。。

guiyang 发表于 2011-11-27 23:30:56

学习了

ibmx311 发表于 2011-11-28 10:41:42

2块钱就可以足够把50m倍频到100或150或200呀,是不是手里没频谱仪检测呀
要是我做还不用1元.另外似乎买到150或200兆的成品贴片晶振也不难呀

ep2系的pll有些不好，抖得厉害，3系的就好多了，但任何pll或dds都绝对比不上晶振的直接倍频

以纯正弦输入到max2的全局时钟效果非常好已经用了好几年没出过问题
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