xilinx mch_emc IP的时序问题
mch_emc IP可以将PLB总线时序转为inter时序下面是我用chipscope抓到的波形
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_605642CKX4GE.JPG
(原文件名:sram_ip 写时序1.JPG)
Mem_DQ_O_In :数据输入
Mem_OEN: 读信号
Mem_A: 地址输出
Mem_DQ_Out :数据输出
Mem_DQ_T: 方向为0输入 为1输入
Mem_CEN:片选
Mem_WEN:写信号
按理说，在写周期开始前，地址和数据应访是先准备好了的
从上面的图可以看出，地址和数据是同时准备的，但此时的Mem_DQ_T却仍然是输入状态，也就是说，尽管Mem_DQ_Out有数据输出了，但出输出不到DQ IO上
我想这个Mem_DQ_T应该是在WEN有效前就应该变为底的，而不是在WEN下降沿的时候变为低
通常来讲，RAM是在WE的底电平写数据，按理说这个时序是不会有什么问题
那如果是在WE的下降沿写数据呢，这样就有问题了
我试过
如果不用DQ_IO而用Mem_DQ_Out这是没问题的
但没法读了
你说要是这样该多好（看红圈片的差别）
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_605643GJUC4B.jpg
(原文件名:sram_ip 写时序2.jpg)
这算不算是BUG
本想在HDL里改一下，但文件太多了，有点晕
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