quartus 编译速度超级慢。怎么办啊。
刚学cpld,发现quartus编译速度超级慢。我是从嵌入式过来的。keil。ads什么的编译都很快。
我知道quartus要生成连线图,但是也不能这么慢啊。
大家都用什么编译软件。zlg推荐的那个软件怎么样啊,那个怎么下载到目标板啊。 quartus用的什么版本?
具体有多慢?需要把数量级搞清楚,几十秒,几分钟还是几十分钟。
和嵌入式开发的编译相比,肯定比不上部分编译。估计和嵌入式的完全重新编译差不多。。。 很多设计跑一次要好几个小时,所以就耐心点吧,altera做的已经不错了,大的设计把增量编译打开可以省一点时间,FPGA布线是相当复杂的,软件很难做 强烈推荐使用8核电脑。 一个是软的一个是硬的不能比呀 8核没有用,双核的只用一个核在综合 quarts的10.1 比9.xx快, 9.xx比8.xx快
但是面对大工程、大器件、高约束, 半小时、半天以上的时间都是可能发生的 确实很慢,有时候 综合一下 发现错了,
想想又要等那么久很是郁闷啊~~~ 回复【4楼】dengxiaofeng天下的人
一个是软的一个是硬的不能比呀
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对 回复【6楼】marco.ma
quarts的10.1 比9.xx快, 9.xx比8.xx快
但是面对大工程、大器件、高约束, 半小时、半天以上的时间都是可能发生的
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对的, 还有机器要好点大配置, 也不用只求高端的 回复【5楼】888888888888
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./bbs_upload/files_35/ourdev_605202GM1DIW.png 你可以试试xilinx的ise和下面的芯片,用过了你就不会抱怨qu了.... 多核电脑绝对有用,单位的8核确实是快.
其实慢点好,要是每次编译1小时,一天8小时上班很容易就对付过去了 电脑是关键,可以解决一点问题。
最重要的还是要有耐心。习惯就好了,开始我也不习惯,慢慢的就好了 我们这学期开这个课,学的很浅,不过编译的时候确实很慢。
仿真也很慢,只能把时间设置短一点。 肯定比软件编译慢的,除非你的工程很小。
fitter选项里把优化级别设低点,可以缩短编译时间。 肯定是会很慢的 NIOS更慢
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