EP2C8+8M SDRAM 上1024*768 图片怪怪的 (amobbs.com 阿莫电子技术论坛) -

nono2000 发表于 2010-12-16 01:50:10

EP2C8+8M SDRAM 上1024*768 图片怪怪的

最近使用 EP2C8 跑 1024*768,NIOS CPU 速度已经达到 125MHZ,再上就死掉了.
可是图片怪怪的?,是什么原因导致这样?
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_604876C2ST2O.jpg
(原文件名:2.jpg)

另外这款 FPGA 的板子,虽然 SDRAM 采用蛇线Layout,但是 1024*768 70HZ 无法上.
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_604877A80GED.jpg
(原文件名:1.jpg)

目前以达到双图层 1024*768,接下来要做四层 1024*768.
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_604878IJJXK5.jpg
(原文件名:3.jpg)

Fpang 发表于 2010-12-16 08:34:42

不错，牛

Excellence 发表于 2010-12-16 08:42:24

主要是图片太黄了。呵呵。

honami520 发表于 2010-12-16 08:47:14

好看的图片！只要不漏点就不黄

Huaan 发表于 2010-12-16 09:09:08

回复【楼主位】nono2000

另外这款 fpga 的板子,虽然 sdram 采用蛇线layout,但是 1024*768 70hz 无法上.

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http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_604890KCLBWG.gif
(原文件名:等长.gif)

ubus 发表于 2010-12-16 09:41:38

根据第一幅图，估计是LCD屏的色彩位数比电脑显示器差造成的。你的LCD屏是多少色的？

zgq800712 发表于 2010-12-16 09:51:50

早上鼠标坏了，只有中间按键可以用，这个第一楼没有了

图片黄，手臂也黄

zgq800712 发表于 2010-12-16 09:53:05

wenming 发表于 2010-12-16 10:46:34

你那也叫蛇形线? 要符合3W规则知道不?你那叫电感了

wenming 发表于 2010-12-16 10:49:09

http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_604916SGBWBT.jpg
(原文件名:S.jpg)

d-link 发表于 2010-12-16 11:03:22

3W规则
为了减少线间窜扰，应保证线间距足够大，当线中心距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。
20H规则
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边缘效应。可以将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。
五五规则
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。

yuzr 发表于 2010-12-16 11:24:46

mark

wanyou132 发表于 2010-12-16 11:44:53

MARK

3W规则
为了减少线间窜扰，应保证线间距足够大，当线中心距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。
20H规则
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边缘效应。可以将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。
五五规则
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。

yuphone 发表于 2010-12-16 12:59:40

呵呵，板子不行。

rainbow 发表于 2010-12-16 13:00:30

老王历害。

wajlh 发表于 2010-12-16 13:34:14

make
3W规则
为了减少线间窜扰，应保证线间距足够大，当线中心距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。
20H规则
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边缘效应。可以将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。
五五规则
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。

fy024 发表于 2010-12-16 14:18:46

mark 3W规则

guolh 发表于 2010-12-17 10:42:38

牛人啊

ishock 发表于 2010-12-17 11:05:51

LCD是不是16位色的？你可以把电脑上的图片也转换成16位色再进行对比

zgq800712 发表于 2010-12-17 13:48:13

回复【8楼】wenming老王
你那也叫蛇形线? 要符合3w规则知道不?你那叫电感了
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言之有理。LZ是学美术的吗

ele-boy 发表于 2010-12-17 17:33:08

很多时候地的参考平面，和稳定的电源比等长更重要。如果是四层板，最好留一层做地，然后在SDRAM的每个地旁边直接打过孔。

nono2000 发表于 2010-12-17 22:34:07

回复【4楼】Huaan
回复【楼主位】nono2000
另外这款 fpga 的板子,虽然 sdram 采用蛇线layout,但是 1024*768 70hz 无法上.
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(原文件名:等长.gif)
引用图片
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我买的是 UC60 好像比你的快,能上 166MHZ,但是最后只能达到 125MHZ
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_605279KEIMVD.jpg
UC60 (原文件名:4.jpg)
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1.蛇线我已经把他全部焊接起来,JTAG to SDRAM 问题很多.
2.实验中最好不要放入SD卡,因为SD卡没有电源控制脚.
3.参考V4电路,因为 V1~V3 错误上百条.
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bad_fpga 发表于 2010-12-18 00:06:05

估计跑这速度也差不多了吧,我的也最多跑135MHZ左右

yuphone 发表于 2010-12-18 00:10:46

我们艾米的板子可以稳定运行在140MHz。实际上Nios II可以飙到160，但是PLL不给力。
2C8 速度8

nono2000 发表于 2010-12-18 08:01:50

回复【23楼】yuphone.COM 缺氧®
我们艾米的板子可以稳定运行在140mhz。实际上nios ii可以飙到160，但是pll不给力。
2c8 速度8
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因为差一字,所以买错了.....
140mhz 可是你的sdram 规格好像只能到 133mhz.
我需要更大的sdarm玩,不过目前都只有64Mbit,正在找256Mbit 更换.(所以A12必须有)

leeons 发表于 2010-12-18 10:16:40

回复【24楼】nono2000
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请教一下nono2000，你的vga模块是做成host不停的自动从总线读书，还是做成slave，给nios中断，nios软件不停的把图像刷新过去。

我也在搞vga希望能认识交流。QQ：66218637

另外，如果你在北京的话我可以借一个板子给你，有A12，可以支持到32MB的sdram，不过走线没等长，速率可能上不到这么高。

yuphone 发表于 2010-12-18 11:35:37

回复【24楼】nono2000
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CL=3，HY57V641620FTP-6可以运行的最大频率为166MHz。钱多的话，可以玩玩DDR SDRAM。

jaspertsin 发表于 2010-12-22 20:34:14

学习了！

leeons 发表于 2010-12-25 14:48:31

请问nono2000问题解决了，问题解决了说一下，大家学习学习呗。

nono2000 发表于 2010-12-26 23:40:42

回复【28楼主位】

请问nono2000问题解决了，问题解决了说一下，大家学习学习呗。

使用host 比较容易掌握程序,不过有 2 种方式各有优缺点:
1.强至要求总线提供 VGA 数据(优:不用调整NIOS仲裁)(缺:会影响 NISO速度,但是并不大)(*目前使用这个)
2.NIOS 使用 DMA 方式(优:NIOS速度快一点)(缺:如果NIOS运行其他中断,必须调整NIOS仲裁比率)

至于slave 没有用过.

之前画面已经解决,因为我的R-2R有1~2颗电阻使用非精密电阻导致有些颜色偏掉.
目前速度实在不够,更新一张800*600需要0.5秒,如果 1024*768就更惨.
不过问题已经解决,目前可达每秒可达 4~8张,如果改 640*480(25mhz) 贴图速度可以更快.

nono2000 发表于 2010-12-26 23:45:28

回复【26楼】yuphone .COM 缺氧®
回复【24楼】nono2000
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cl=3，hy57v641620ftp-6可以运行的最大频率为166mhz。钱多的话，可以玩玩ddr sdram。
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我有一片 DE2-70,只有每次编辑速度太慢......所以才找一片简单的板子玩玩看.

leeons 发表于 2010-12-27 17:47:06

回复【29楼】nono2000
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我现在是把vga挂在dsp的总线上，不是用nios来刷新图像，基本上刷新速度可以到20fps，简单测试消耗估计消耗1/4的dsp性能（总线读写时间），而且dsp总线有些问题，应该还能更快。
800*600*24bit

nono2000 发表于 2010-12-27 20:42:10

回复【31楼】leeons
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我现在是把vga挂在dsp的总线上，不是用nios来刷新图像，基本上刷新速度可以到20fps，简单测试消耗估计消耗1/4的dsp性能（总线读写时间），而且dsp总线有些问题，应该还能更快。
800*600*24bit
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DSP 喔!!太贵阿.......!!
如果FPGA+DSP=EP2C8我就会采用.

that1101 发表于 2010-12-27 22:47:24

回复【8楼】wenming 老王
你那也叫蛇形线? 要符合3w规则知道不?你那叫电感了
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这个回复太给力了！

就SDRAM那点速度，走蛇形线有点过了

that1101 发表于 2010-12-27 22:59:24

回复【32楼】nono2000
回复【31楼】leeons
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我现在是把vga挂在dsp的总线上，不是用nios来刷新图像，基本上刷新速度可以到20fps，简单测试消耗估计消耗1/4的dsp性能（总线读写时间），而且dsp总线有些问题，应该还能更快。
800*600*24bit
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dsp 喔!!太贵阿.......!!
如果fpga+dsp=ep2c8我就会采用.

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FPGA的能力可不止这些，楼主做的东东跑不了这个速度是总线限制的。DSP采用多层总线，不存在总线冲突问题。你在FPGA上再多挂两个SDRAM看看。。。

FPGA+DSP可不是什么好的组合，最给力的是FPGA+ARM或FPGA+MIPS

leeons 发表于 2011-1-2 12:34:32

回复【29楼】nono2000
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nono2000，你所说的两图层，是指开两个显示缓冲区，显示的时候两个缓冲区都读出来，再由一个透明度的值来决定两个图层叠加到一起的比例关系，是这个意思么。

lkl10800139 发表于 2011-1-3 12:21:04

楼主，看到你的帖子写得很好。我最近在写如何用FPGA显示存储于SDRAM的图像，想得到你的指点，新手一下就上这样的难度，很吃力。老师要求，我想把这个完成好，以后打算从事这方面的工作，在这里多谢啦。我的QQ：709691683。

nono2000 发表于 2011-1-21 05:42:09

回复【35楼】leeons
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不是,将 32bit 分16bit 2组,所以喔速度不便,FIFO缓冲区大小也不变.

最进又将一个3D范例转移到我的硬件 IP 成功,使用800 * 600 40Mhz,完全使用 SDRAM,因為我的開發板 SRAM 很小.

3D速度与原创差异不大,我的NIOS 跑 125MHZ 还可以!

http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_612578YXVI7S.jpg
(原文件名:IMG032.jpg)

另一个也一样,不过原创使用 640*480,所以画面只有左上角区域
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_612579WGSFD6.jpg
(原文件名:IMG033.jpg)

http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_612676UVEY98.gif
(原文件名:MOV007.gif)

flyingcys 发表于 2011-1-24 18:08:58

mark!!!

hunter000000 发表于 2011-1-25 10:26:32

如果楼主使用的是32bit色的话，皮肤上出现的一圈圈的东西，就是因为GAMMA校正的关系,因为PC的显卡有Gamma校正的功能，而你的显示模块没有，只是简单的将数据搬到屏幕。

如果楼主使用的是16bit色的话，皮肤上出现的一圈圈的东西，就是因为GAMMA校正的关系和颜色深度bit数不够共同引起的。

如果楼主使用32bit色想跑1024*768*70hz的话DRAM的带宽是不够的，1024*768*70*2(2个16bit)=110100480hz=110M，你的DRAM跑125M，根本没有这么大的带宽给你用。何况刷屏需要的带宽比实际像素的带宽还大。

楼主要做32bit的话不需要分两个16bit的组，avalon总线自己会帮你处理位宽的问题，32bit读一次，就换成DRAM读两次。

nono2000 发表于 2011-1-26 05:02:10

回复【39楼】hunter000000
如果楼主使用的是32bit色的话，皮肤上出现的一圈圈的东西，就是因为gamma校正的关系,因为pc的显卡有gamma校正的功能，而你的显示模块没有，只是简单的将数据搬到屏幕。
如果楼主使用的是16bit色的话，皮肤上出现的一圈圈的东西，就是因为gamma校正的关系和颜色深度bit数不够共同引起的。
如果楼主使用32bit色想跑1024*768*70hz的话dram的带宽是不够的，1024*768*70*2(2个16bit)=110100480hz=110m，你的dram跑125m，根本没有这么大的带宽给你用。何况刷屏需要的带宽比实际像素的带宽还大。
楼主要做32bit的话不需要分两个16bit的组，avalon总线自己会帮你处理位宽的问题，32bit读一次，就换成dram读两次。
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谢谢说明
我将程序转给DE2-70测试看看,因为他有ADV7123输出,不知道会不会改善.
1024*768*70hz 可惜我的板子只能达到 125mhz,altera 高速的fpga 又都很贵.
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另外800*600 40Mhz 也有问题,我设计水平(37.8khz)垂直(60.3khz),其他数据也完全与图面说明一样
但是我的萤光幕(ViewSonic)无法自动校对??

友晶设计的却是水平(39.8khz)垂直(62.1khz),萤光幕(ViewSonic)却可以自动校对.
为什么友晶设计的范围误差那么大,萤光幕自动校对正常?
我设计的完全与规格一样却无法自动校对?
http://cache.amobbs.com/bbs_upload782111/files_36/ourdev_613392VKU2J4.JPG
(原文件名:a5.JPG)

jielove2003 发表于 2011-1-26 09:00:56

mark

shangdawei 发表于 2011-1-26 18:08:11

mark

liu_xf 发表于 2011-2-15 17:54:19

SDRM跑125M不需要等长，VGA是硬体的contorller，要NIOS跑那么快干什么？

liu_xf 发表于 2011-2-15 18:05:31

楼主是将vga contorller和nios cpu通过avalon桥接到sdram的吗

hanbin08041813 发表于 2011-3-1 08:37:59

不知道楼主搞定了没有，你这样的我问题我也遇到过，后来解决了，
http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=4437397

我的问题是因为时钟的问题，多时间是的片内运行达不到理想的要求，改成使能就ok了
至少我是这样完美的到后来都没出现过错误

http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=4437397
这是我的帖子

最后点测试图片在后面谢谢

hanbin08041813 发表于 2011-3-1 08:39:37

最后出一点VGA驱动和刷频用什么方案？？？
我可能有点戳我vga驱动是自己写的，刷频也是自己驱动sram的，nios ii 的功能就是将数据写入sram

下一阶段打算从sd卡读取图片来搞定这些显示的问题
如果有兴趣加798007726 探讨探宝

hanbin08041813 发表于 2011-3-1 08:41:37

下面是我的测试图片
http://cache.amobbs.com/bbs_upload782111/files_36/ourdev_619059TPMQXW.jpg
(原文件名:ourdev_613222B1BLZ0.jpg)

http://cache.amobbs.com/bbs_upload782111/files_36/ourdev_619060M26BNS.jpg
(原文件名:ourdev_613223CCIADV.jpg)

lanseiboy 发表于 2011-3-2 20:11:27

都是牛人啊，Mark~

zhangyunbo 发表于 2012-2-24 15:12:01

mark

nono20000 发表于 2012-2-28 16:37:26

MARK

RLCIC 发表于 2012-2-29 20:19:10

图片是存在什么地方的呢？外部有处理器么？

xtx 发表于 2012-3-28 18:26:44

收藏了感觉是图像处理的问题，底层应该没啥大问题

shangdawei 发表于 2012-3-28 18:31:20

3W规则为了减少线间窜扰，应保证线间距足够大，当线中心距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。

sky5566 发表于 2012-3-29 06:30:25

mark!!!{:titter:}{:titter:}

thxcai2 发表于 2012-3-29 08:39:54

标记一个
3W规则
为了减少线间窜扰，应保证线间距足够大，当线中心距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。
20H规则
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边缘效应。可以将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。
五五规则
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。

whq0217 发表于 2012-4-29 15:42:27

感觉像Dotclk的触发方式不对，修改一下触发方式看是否可以改善

amfpga123 发表于 2012-7-19 10:46:28

liu_xf 发表于 2011-2-15 17:54 static/image/common/back.gif
SDRM跑125M不需要等长，VGA是硬体的contorller，要NIOS跑那么快干什么？

这话也太假了吧？你应该试试。

我也买过别人的fpga板子，在SDRAM上跑 NIOSII ，没做等长线处理的，都在50MHZ以内的时钟速度。

楼主朋友能将板子利用到这等程度，实感欣慰，多多交流。

ganhui1300 发表于 2012-7-21 21:49:40

mark 学习了11

Elec_Ramble 发表于 2012-7-25 20:25:23

看帖，学习。。。

mysunmax 发表于 2012-7-26 16:39:46

mark

q8360428 发表于 2013-4-27 16:50:30

nono2000 发表于 2011-1-21 05:42 static/image/common/back.gif
回复【35楼】leeons
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NIOS　ＩＯ　速度不是很慢嘛

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