Verilog 实现任意分频 【转】
这是我网上转来的哈分频程序虽然简单,但我觉得由简入难是学习的一个必然阶段,慢慢的我们自然会成长起来。所以如果有时间的话,大家都可以将自己的这种“小程序”贴到论坛上来。如果你的程序好,其他人也可以学习;如果你的程序有问题,大家可以一起帮你找问题,共同进步。还有,我觉得在 发贴的时候,最好能将原理说一下。一来大家看你的贴能学到东西;二来也方便解答你的问题,不然还得解答者自己去找资料搞懂原理,然后再回答你,回答你问题 的人自然也就不多了。
在verilog程序设计中,我们往往要对一个频率进行任意分频,而且占空比也有一定的要求这样的话,对于程序有一定的要求,现在我在前人经验的基础上做一个简单的总结,实现对一个频率的任意占空比的任意分频。
比如:我们FPGA系统时钟是50M Hz,而我们要产生的频率是880Hz,那么,我们需要对系统时钟进行分频。我们很容易想到用计数的方式来分频:
50000000/880 = 56818
这个数字不是2的整幂次方,那么怎么办呢?我们可以设定一个参数,让它到56818的时候重新计数不就完了吗?呵呵,程序如下:
module div(clk, clk_div);
input clk;
output clk_div;
reg counter;
always @(posedge clk)
if(counter==56817) counter <= 0;
else counter <= counter+1;
assign clk_div = counter;
endmodule
在我们日常的设计中很多情形下会用到需要分频的情形,好多人的做法是先用高频时钟计数,然后使用计数器的某一位输出作为工作时钟进行其他的逻辑设计,上面的程序就是一个体现。
下面我们来算一下它的占空比:我们清楚地知道,这个输出波形在counter为0到32767的时候为低,在32768到56817的时候为高,占空比为40%多一些,如果我们需要占空比为50%,那么怎么办呢?
我们再设定一个参数,使它为56817的一半,使达到它的时候波形翻转,那不就完了吗?呵呵,再看看:
module div(clk, clk_div);
input clk;
output clk_div;
reg counter;
always @(posedge clk)
if(counter==28408) counter <= 0;
else counter <= counter+1;
reg clk_div;
always @(posedge clk)
if(counter==28408) clk_div <= ~clk_div;
endmodule
占空比是不是神奇地变成50%了呢?呵呵。
继续让我们来看如何实现任意占空比,比如还是由50 M 分频产生880 Hz,而分频得到的信号的占空比为30%。
56818×30%=17045
module div(clk,reset,clk_div,counter);
input clk,reset;
output clk_div;
output counter;
reg counter;
reg clk_div;
always @(posedge clk)
if(!reset) counter <= 0;
else if(counter==56817) counter <= 0;
else counter <= counter+1;
always @(posedge clk)
if(!reset) clk_div <= 0;
else if(counter<17045) clk_div <= 1;
else clk_div <= 0;
endmodule 这种帖子是教学帖,必须顶起 学习下,先顶后看。 mark!~ 很基础,mark~~ 基础,mark MARK 不懂fpga 好像mcu不能这么干 MARK mark 好像不能实现任意分频,只能实现N*2分频,N为计数值 强贴MARK~~~ 只是整数分频 有个免费的小软件,可以设置分频比和占空比后,自动生成verilog/VHDL代码。
奇数分频的原理也就是分别写个上升沿触发和下降沿出发的代码,再用组合逻辑并起来,就实现了。
这台电脑上没有这个软件,下次找到了发上来。 学习 学习,我一直不注重这个,原理不懂 回复【楼主位】liu116feng
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mark 不错,但“任意”二字太可怕了。 不错 学习了 任意整数倍分频,任意占空比我也自己想出来了,怎么你这个代码量这么大啊。。
always@(posedge c0)
begin
clk_c<=clk_c+1;
if(clk_c==13)
begin
clk_c<=0;
c1<=~c1;
end
end mark mark 学习下,先顶后看。 ding 回复【楼主位】liu116feng
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学习啦 好帖子 很是不错的!!学习了!! mark 能倍频就好了 回复【19楼】wwuchang
任意整数倍分频,任意占空比我也自己想出来了,怎么你这个代码量这么大啊。。
always@(posedge c0)
begin
clk_c<=clk_c+1;
if(clk_c==13)
begin
clk_c<=0;
c1<=~c1;
end
end
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非阻塞赋值竟然立即进行比较! 服了U module div(clk, clk_div);
input clk;
output clk_div;
reg counter;
reg clk_div;
always @(posedge clk)
if(counter==28408)
begin
counter <= 0;
clk_div <= ~clk_div;
end
else
begin
counter <= counter+1;
clk_div <= clk_div;
end
/*always @(posedge clk)
if(counter==28408)
clk_div <= ~clk_div;*/
endmodule MARK mark mark 不错,收藏了。 mark分频器
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