用ADC0809采集数据，用DAC0832读出来 用的是CPLD 大家帮看下问题哦
大家有空么哦打扰大家啦帮我看个程序哦我是用ADC0809采集数据，用DAC0832读出来感觉不对哦。
我的代码发给你看下。麻烦你们帮我看下哦 。谢谢啦拜谢
困扰小弟很久了 呵呵
module dark_adc0809( wr,cs,
out1,clk,rst_n,
m,clk_ad_m,
eoc,oe,start,cba
);
input clk,rst_n;
inputm;//AD过来的输入数据
output cs,wr;//DAC0832控制信号，直接给低，直通方式
output out1;//输出给DAC0832
output clk_ad_m;//ADC0809的时钟端
input eoc; //AD 转换完的信号 转换完后为高
output oe,start;//AD 控制信号 start 至少保持100ns的高 当接受到eoc为高时 //oe给高FPGA开始从AD读数据
outputcba; //AD 通道选择信号 ale 为高时有效
//==========ADC0809 -m采集数据 状态机============================
parameter st0 = 3'b000;
parameter st1 = 3'b001;
parameter st2 = 3'b010;
parameter st3 = 3'b011;
parameter st4 = 3'b100;
parameter st5 = 3'b101;
reg state,next_state;
regoe,start,lock;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)begin
state<=3'b0;
end
else begin
state<=next_state;
end
end
reg cnt;//定义一个2位的计数器，如果我用的25M的晶振。那么时钟周期就是40ns。计数4次就至少有100ns的高电平啦
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)begin
cnt<=2'b0;
end
else begin
cnt<=cnt+1'b1;
end
end module dark_adc0809( wr,cs,
out1,clk,rst_n,
m,clk_ad_m,
eoc,oe,start,cba
);
input clk,rst_n;
inputm;//AD过来的输入数据
output cs,wr;//DAC0832控制信号，直接给低，直通方式
output out1;//输出给DAC0832
output clk_ad_m;//ADC0809的时钟端
input eoc; //AD 转换完的信号 转换完后为高
output oe,start;//AD 控制信号 start 至少保持100ns的高 当接受到eoc为高时 //oe给高FPGA开始从AD读数据
outputcba; //AD 通道选择信号 ale 为高时有效
//==========ADC0809 -m采集数据 状态机============================
parameter st0 = 3'b000;
parameter st1 = 3'b001;
parameter st2 = 3'b010;
parameter st3 = 3'b011;
parameter st4 = 3'b100;
parameter st5 = 3'b101;
reg state,next_state;
regoe,start,lock;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)begin
state<=3'b0;
end
else begin
state<=next_state;
end
end
reg cnt;//定义一个2位的计数器，如果我用的25M的晶振。那么时钟周期就是40ns。计数4次就至少有100ns的高电平啦
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)begin
cnt<=2'b0;
end
else begin
cnt<=cnt+1'b1;
end
end
always@(state or eoc)
begin
case(state)
st0:begin
start<=0;
oe<=0;
lock<=0;
next_state<=st1;
end
st1:begin
start<=1;
oe<=0;
lock<=0;
if(cnt==2'b11)begin//分频计数使start 维持至少100ns，仿真结果是120ns
next_state<=st2;
end
else begin
next_state<=st1;
end
end
st2:begin
start<=0;
oe<=0;
lock<=0;
next_state<=st3;
end
st3:begin
start<=0;
oe<=0;
lock<=0;
if(eoc==1)
next_state<=st4;
else
next_state<=st3;
end
st4:begin
start<=0;
oe<=1;
lock<=0;
next_state<=st5;
end
st5:begin
start<=0;
oe<=1;
lock<=1;
next_state<=st0;
end
default:begin
start<=0;
oe<=0;
lock<=0;
next_state<=st0;
end
endcase
end
regm1;
always @(posedge lock )
begin
m1<=m;
end
reg cba_r;//通道选通IN3
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
cba_r<=0;
else
cba_r<=3'b011;
end
assign cba=cba_r;
//========================================================
assign out1=m1;
//====================================================================
reg cs_r,wr_r;//直接给低
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)begin
cs_r<=1'd1;
wr_r<=1'd1;
end
else begin
cs_r<=1'd0;
wr_r<=1'd0;
end
end
assign cs=cs_r;
assign wr=wr_r;
reg cnt_ad;//分频后的时钟提供给ADC0809
always@(negedge rst_n or posedge clk)
begin
if(!rst_n)begin
cnt_ad<=5'b0;
end
else begin
cnt_ad<=cnt_ad+1'b1;
if(cnt_ad==5'b11000)
cnt_ad<=5'b0;
end
end
reg clk_ad_m_r;
always@(negedge rst_n or posedge clk)
begin
if(!rst_n)begin
clk_ad_m_r<=1'd0;
end
else if(cnt_ad==5'b11000) begin
clk_ad_m_r<=~clk_ad_m_r;
end
end
assign clk_ad_m=clk_ad_m_r;
//================================================
endmodule
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