lgcHR 发表于 2010-11-27 13:35:43

求助高手发表一下自己的观点

请高手们谈谈VHDL中变量与信号之间的区别和联系吧，我有点理解不了变量和信号~~~~~

NJ8888 发表于 2010-11-27 13:44:07

变量对应于内部连线，信号对应于寄存器或门电路的输出，输入

lgcHR 发表于 2010-11-27 13:48:07

回复【1楼】888888888888
变量对应于内部连线，信号对应于寄存器或门电路的输出，输入
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既然变量对应于内部连线，连线又怎么能具有暂时保存数据的功能，不解？？

NJ8888 发表于 2010-11-27 14:17:34

动态变的，加入变量只是程序看起来方便，完全可以不用变量写VHDL

40130064 发表于 2010-11-27 14:58:42

信号和变量最大不同是:变量运算处理时会有立即的效果. 信号没有这效果.

hjind 发表于 2010-11-27 22:59:33

变量只能生在进程里，死在进程里，即为局部变量。并不表示实际的物理连线，常用来描述算法，有点类似于高级语言。

lgcHR 发表于 2010-11-28 17:37:59

大家都说了一些表面的东西，我就是想知道变量到底代表了电路中的什么东西，或者说综合器是怎么处理变量的？？？求助了，现在真的很无助。痛苦的不行！！！
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