Verilog中#？延时是怎么来的？是依靠那个时钟呢 ？
always @(j)#40 led = ~led;
各位老大，这样的语句怎么无法执行呢 ？还有#40的时钟是又那个时钟驱动。 `timescale x ns/y ns
#40=40*xns
这是仿真时在文件头自己定义的
always @(j) 这个语句里面的j有没有变化呢？j不变化当然不会改变 十分谢谢楼上的兄弟
在问哈，我想知道这个时钟来自哪里？外部输入时钟我没有启用，内部也没有开启，是什么驱动了led引脚呢 在模块定义时要给出时钟接口，你的语句里根本没有引入时钟
如果编的是仿真用的代码，时钟就是自己定义的，
如果是要综合后放在IC上的，那么延时语句#……是没有意义的，不会被综合
如果就你这段单独的代码，是个时序逻辑和组合逻辑的杂交，没有意义或者根本就不能通过编译
说多了无益，建议楼主先看看verilog 和CPLD/FPGA方面的书吧 谢谢 Jigsaw
明白了 仿真时候才能用延时语句，一直卡在这里n久 ，就是没有明白时钟哪里来的，十分感谢！
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