赋值操作时,这种变化是怎么来的?
为什么我在赋值操作时,被赋值的对象在不足一个clk内连续不确定地变化了多次?这种变化是怎么来的?如何避免或者说消除它?这是我的赋值语句,看不出哪里不对。
always @(posedge clk100M or negedge reset_n)
begin
if(!reset_n)
begin
spi_read_address <= 8'hFF;
end
else
begin
if(spi_data_rdy)
begin
spi_read_address <= spi_rx_db;
end
end
end
这是得到的仿真波形,将异常的地方放大截图。图中可以清晰看出,clk稳定的时候,被赋值对象spi_read_address跳变了多次。很奇怪!
http://cache.amobbs.com/bbs_upload782111/files_34/ourdev_591019OSWWOS.JPG
(原文件名:111111.JPG) 改成功能仿真就没有了。 回复【楼主位】DanielDeng
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这是正常的
因为每个信号实际上不会同时变化就会出现那种现象了 问题不在于仿真,因为综合后下载到芯片内运行也不对。
到底该如何做,才能使得每个信号同时变化呢?(在一个时钟周期内完成赋值)
我是将输入50MHz通过PLL锁相环倍频到100MHz来使用。难道这里面有隐藏的bug? 回复【3楼】DanielDeng
问题不在于仿真,因为综合后下载到芯片内运行也不对。
到底该如何做,才能使得每个信号同时变化呢?(在一个时钟周期内完成赋值)
我是将输入50mhz通过pll锁相环倍频到100mhz来使用。难道这里面有隐藏的bug?
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看看时序约束的结果,这么简单的逻辑按道理说是不会存在你说的这个问题的,估计是其他原因导致结果不对 就是不知道是什么原因。
另外一个寄存器,写法完全一样,却没有这个问题,仿真波形的跳变非常干净。
这种不可控的跳变究竟是如何产生的呢?
http://cache.amobbs.com/bbs_upload782111/files_34/ourdev_591116T1JMVT.JPG
(原文件名:2222222.JPG) D触发器一下就行了 这个变化非常正常,你需要关心的只是建立时间是否满足,从波形上看,应该是满足的。
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