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ssaweee 发表于 2010-10-16 17:05:14

为什么老是提示语法出错？

Error (10170): Verilog HDL syntax error at tft_ili9320.v(11) near text "@";expecting ".", or "("
总是出现这个错误提示

input clk,rst;

output rst_tft,clk2;

assign rst_tft=rst;
reg count;

aways @ (posedge clk )
        begin
                if(count <= 15'b111111111111111)
                        begin
                        count = count+1'b1;
                        end
                else count=16'b0;
        end


assign clk2=count;

原来是单词拼错了aways应为always

jason0726 发表于 2010-10-16 23:24:35

呵呵

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