Ian11122840 发表于 2010-9-30 14:56:04

process和module 有啥区别呢？还有task ，module，function各在什么情况下用好？...

我买的书和开发板程序，都没有讲process是干嘛用的，都是用的module~~

所以看坛子里的大虾用process，不懂啊，大囧~~~
看起来好像和module差不多的用法，先定义再例化，是这样的吗？~~

还有，function，task，module，process，各在设计什么电路时候用呢？

task、有名块和module，难道不可以换用吗？大大囧~~



像这类函数
for（i=0；i<200；i++）
if（a=0）nunber++;   //例子，计算数组a里面为零的个数

会不会不能综合啊？我现在很担心编译器的智商水平啊...

wanwzy 发表于 2010-9-30 15:24:19

现在主流的HDL语言分2种：VHDL和Verilog,你所说的process是VHDL里的关键字，而module，function，task则是verilog里的关键字。所以建议楼主先确定选用什么语言做设计，其实2个各有优势，verilog较VHDL要容易上手些，VHDL在做系统级设计时有优势。


for（i=0；i<200；i++）
if（a=0）nunber++;   //例子，计算数组a里面为零的个数
像这类函数，一般写testbench时可能会用到，但是做设计最好不要用。

Ian11122840 发表于 2010-9-30 15:33:05

回复【1楼】wanwzy
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太谢谢了，原来是VHDL啊，怪不得看不懂~~


那task和module在都是什么情况下用比较好呢？O(∩_∩)O~

Jigsaw 发表于 2010-9-30 17:30:01

task是任务
module是模块

module里可以含有task，但task里不可含有module

其实task最容易与function混淆，所以几乎每本讲Verilog的书都会将这两者做比较
task和module……貌似不是一个级别的

sdmmqy 发表于 2010-10-1 07:24:13

task极少用在可综合的设计中.因为task不支持always@xxxxxx,所以不能象c的函数那样用.当然,task用在testbench很方便

Ian11122840 发表于 2010-10-1 10:01:49

实在想不通，语言不就是为了开发项目吗？最综实现硬件！

不可综合的设计，拿来干嘛用啊？…汗…

Huaan 发表于 2010-10-1 10:08:23

仿真呗
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