请教几个关于FPGA的问题
请教几个关于FPGA的问题:1.在FPGA时序约束里面,建立时间和保持时间应该怎么填的??
2.以CycloneII为例,LUT的最小延迟是多少? 布线延迟的最小延迟又是多少??
3.Level Logic,这个概念是什么意思?? 约束、时序分析的概念
http://www.dzjs.net/html/EDAjishu/2008/1028/3449.html
这篇文章讲得蛮清楚的,可以看看。 这些文章已经看过了,但还是对上面的问题回答不了
自己领悟不到
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