Ian11122840 发表于 2010-9-21 15:41:27

Quartus 里面的 时钟约束，到底是干嘛用的呢？

看了好几本书讲quartus的，都讲了怎样做管脚约束，怎样做时钟约束

大家是不是在setting——Timing Requirements & options 里面设置的全局时钟 Default Required Frequency这里设置的吧？~~~


但是我的BC问题是，时钟约束到底是干嘛用的呢？...

貌似我之前做了个项目，直接把40M的接到时钟管脚上，什么时钟约束都没有做，一样跑程序跑得挺好嘛~~~

但是有个警告，“assuming node“clk”is a undefined clock”

dragonyoo 发表于 2010-9-21 16:19:45

因为40M的频率低，你的设计在器件里轻松搭得到。
如果你的真实时钟频率是很高，你的设计又复杂，这时需要时钟约束，软件帮你计算是否能达得到，同时还可以根据约束条件，进行布局布线的调整

zhangxun0712 发表于 2010-9-21 16:31:04

当你用C8级别的FPGA跑100M以上的复杂系统时，你就会知道是干嘛用的。

Ian11122840 发表于 2010-9-21 17:21:33

哦…酱紫…

那我无视它好了…

neu_blur 发表于 2010-9-21 17:56:13

我也想知道，能不能说的再清楚点？

simplorer 发表于 2010-9-25 16:27:09

主要是约束软件布局布线用的

LitePuter_uvn 发表于 2010-10-20 21:56:39

mark，我也是新手，也算明白了
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