quartus 总线连接问题?
输出q 连接到 输入addr输出ctr 连接到 输入 addr
在原理图上怎么画呢? 用VHDL/VERILOG写吧,别用BDF,那个不方便 是不方便但是VERILOG还不会。 没有,你verilog只要写一个顶层的连接文件就可以了,看看示例代码,很容易的 总线名可以用逗号连接
如上可以将addr总线命名为ctr,q http://cache.amobbs.com/bbs_upload782111/files_33/ourdev_581138JKN4BI.JPG
(原文件名:未命名.JPG) McuY 发表于 2010-9-7 22:38 static/image/common/back.gif
总线名可以用逗号连接
如上可以将addr总线命名为ctr,q
请教ctr,q和addr内部对应关系式怎样的?比如q一定对应addr吗? 学习了,之前也想过这个问题
页:
[1]